PPU Clock

Pixel clock (сокращенно PCLK) используется всеми узлами PPU (кроме генератора фаз видеосигнала).

Причем используется как отрицательный уровень (/PCLK), так и положительный (PCLK).

Условно /PCLK можно назвать "подготовка", а PCLK - "вывод пикселя".

PCLK получается путем замедления входного тактового сигнала CLK (21.48 MHz) в 4 раза. Для этого используется делитель на D-триггерах:


Транзисторную схему приводить не буду, она довольно скучная. Единственное заметное отличие - на выходе делителя находится много push/pull усилительных каскадов, поскольку сигнал PCLK должен быть достаточно мощным. Для этого (чуть правее на кристалле) находится гребенка ещё более мощных push/pull инверторов:



Входной тактовый сигнал CLK используется исключительно в фазогенераторе видеотракта PPU.

Назад...