Long cycle counter

Схема

 

Представляет собой сдвиговый регистр. Выходы /T2-/T5 имеют обратную логику.

Сигнал /ready "залочивает" текущее значение на регистре и не даёт ему двигаться, до тех пор пока процессор не станет ready.

На вход подается значение внутренней линии T1, которая соответственно равна 1 на втором такте инструкции (счёт тактов начинается с T0).
Поэтому ровно через такт на выходе /T2 будет 0, ещё через такт этот 0 уйдет на /T3 и так далее.

Сигнал TRES сбрасывает регистр и одновременно приводит к тому, что на выходе будет "1111".

Логическая схема

Как видно, всего у регистра сдвига 4 каскада, выход текущего идёт на вход следующего (ready=1) ИЛИ назад на самого себя (ready=0)
Сдвиг осуществляется путём пары D-триггеров, тактированных по нижнему (PHI1) и верхнему (PHI2) полутактам.
Выход текущего значения идёт через инвертор на декодер (контрольные линии /T2 - /T5), для формирования инверсной логики.

На вход первого каскада поступает значение T1, но проходит оно на регистр сдвига только во время второго полутакта (PHI2). Это сделано для того, чтобы сдвиг значения не начался во время первого полутакта, когда T1 ещё активна.



Назад...