PPU Address controller

Схема

(кликабельно)

Схема выдает наружу ряд контрольных линий:
RD : на выход /RD 
WR : на выход /WR
/ALE : на выход ALE (ALE=1, когда шина AD работает как адресная, ALE=0, когда AD работает как шина данных)
TSTEP : на схему DATAREAD, позволяет TV/TH счетчикам выполнить инкремент
DB/PAR : на схему DATAREAD, соединяет внутреннюю шину PPU DB с псевдорегистром PAR (PPU address register)
PD/RB : соединяет внешнюю шину PPU с read buffer-ом, для загрузки в него нового значения
TH/MUX : предварительное название. Направить регистр TH на выход MUX, в результате чего это значение уйдет на color-buffer и предположительно в палитру.
XRB : включает tri-state логику, которая отсоединяет PPU read buffer от внутренней шины данных.

Логическая схема

(кликабельно)

Анатомически схема поделена на 2 большие половинки, левая больше связана с WR, а правая с RD.
В состав каждой половинки входит RS-триггер и линия задержки, которая автоматически устанавливает триггер.

Чтобы сказать что-то более конкретное, нужно вначале разобрать остальные узлы PPU.

Исправление 29.05.13 : Исправил названия WR, RD и /ALE (была перепутана инверсность), а также у адресных линий шины PA (PPU Address)



Назад...